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Série: A história do JESD204

UMA Novo conversor interface é firmemente colheita acima vapor e parece para tornar-se o protocolo preferido para futuros conversores. Essa nova interface – JESD204 – foi originalmente lançada há vários anos, mas passou por revisões que a tornam um conversor muito mais atraente e eficiente interface.

A constante resolução e velocidade dos conversores aumentaram a demanda por uma interface mais eficiente. A interface JESD204 traz essa eficiência e oferece várias vantagens sobre seu semicondutor de óxido metálico complementar (CMOS) sinalização diferencial de baixa tensão (LVDS) predecessores no termos do Rapidez, Tamanho, e custo.

Desenhos empregando O JESD204 aproveita os benefícios de uma interface mais rápida para acompanhar as taxas de amostragem mais rápidas dos conversores. Além disso, uma redução na contagem de pinos leva a tamanhos de pacotes menores e a um número menor de rotas de rastreamento que tornam borda desenhos Muito de Mais fácil e oferta mais baixo No geral sistema custo. O padrão também é facilmente escalável, para que possa ser adaptado para atender a futuros necessidades. Isso já foi exibido pelas duas revisões pelas quais a norma passou.

Desde sua introdução em 2006, o padrão JESD204 passou por duas revisões e agora está na Revisão B. Como o padrão foi adotado por a aumentando número do conversor fornecedores e Comercial, Como bem como FPGA fabricantes, istos fui refinado, e Novo recursos ter fui acrescentou que maior eficiência e facilidade de implementação. O padrão se aplica a conversores analógico-digitais (ADCs) bem como de digital para analógico conversores (DACs), e é principalmente pretendido Como uma comum interface para FPGAs (mas também pode ser usado com ASICs).

JESD204 – O que é isso?

o original versão do JESD204 foi lançado em abril de 2006. o padrão descreve uma multigigabit serial dados ligação entre conversor(s) e uma receptor, normalmente um dispositivo como um FPGA ou ASIC. Nesta versão original do JESD204, o link de dados seriais foi definido para uma única pista serial entre um conversor ou múltiplo conversores e uma receptor (Figura 1). 1. Uma representação do padrão original JESD204. 1. Uma representação do padrão original JESD204.

A pista mostrada é a interface física entre M número de conversores e o receptor, que consiste em um par diferencial de interconexões utilizando lógica de modo de corrente (CML) motoristas e receptores. O link mostrado é o link de dados serializado que é estabelecido entre o conversor(s) e o receptor. o relógio de quadro é encaminhado para ambos a conversor(s) e o receptor e fornece o relógio para o link JESD204 entre os dispositivos.

A taxa de dados da faixa é definida entre 312,5 Mb / s e 3,125 Gb / s, com ambos fonte e carga impedância definida como 100 ± 20%. O nível de tensão diferencial é definido como nominalmente 800 mV p-p com uma faixa de nível de tensão no modo comum de 0,72 a 1,23 V. O link utiliza a codificação 8b / 10b que incorpora um relógio incorporado, eliminando a necessidade de rotear uma linha de relógio adicional e a associado complexidade do alinhando a adicional relógio sinal com o transmitido dados às Alto dados cotações.

isto passou a ser óbvio, Como a Padrão JESD204 começasse ganhando popularidade, naquela a padrão necessário para estar revisado incorporar Apoio, suporte para múltiplo alinhado serial pistas com múltiplo conversores. Isso acomodaria o aumentando velocidades e resoluções do conversores.

Essa realização levou à primeira revisão do padrão JESD204, que tornou-se conhecido Como JESD204A. Esta revisão do padrão adicionado a habilidade para Apoio, suporte múltiplo alinhado serial pistas com múltiplo conversores. o as taxas de dados da faixa, suportando de 312,5 Mb / s a ​​3,125 Gb / s, permaneceram inalteradas, assim como o clock do quadro e as especificações da interface elétrica.

Aumentando a capacidades do a padrão para Apoio, suporte múltiplo serial alinhado pistas fez isto possível para conversores com Alto amostra cotações e Alto resoluções para Conheça a taxa de dados máxima suportada do 3,125 Gb / s. Figura 2 mostra uma gráfico representação do a adicional capacidades adicionado no a revisão JESD204A para suportar várias faixas.

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2. JESD204A - a primeira versão do JESD204.2. JESD204A – a primeira versão do JESD204.

Embora o padrão JESD204 original e o padrão JESD204A revisado estavam superior desempenho do que legado interfaces, eles ainda faltava um elemento chave. Esse elemento ausente era a latência determinística no a dados serializados no link. Ao lidar com um conversor, é importante conhecer a cronometragem relação entre a amostrado sinal e Está digital representação. Então é possível recriar corretamente a sinal amostrado no a domínio analógico uma vez recebido o sinal (esta situação é, de curso, para a ADC; uma semelhante situação é verdade para uma DAC).

Essa relação de tempo é afetado por a latência do a conversor, qual é definiram para a ADC Como a número do relógio ciclos entre a instante do a amostragem borda do sinal de entrada até o momento em que sua representação digital está presente no a conversor saídas. Similarmente, no uma DAC, a latência é definiram Como a número do relógio ciclos entre a Tempo a digital sinal é cronometrado para dentro a DAC até a analógico resultado começa mudando.

No a JESD204 e JESD204A padrões, não havia capacidades definidas que definir deterministicamente a latência do conversor e suas entradas / saídas digitais serializadas. Além do que, além do mais, conversores estavam continuando para aumentar no ambos Rapidez e resolução. Esses fatores levaram à introdução da segunda revisão do a padrão – JESD204B.

A chegada de JESD204B

No Julho do 2011, a segundo e atual revisão do a padrão, JESD204B, foi lançado. Um dos principais componentes do padrão revisado foi a adição de provisões para obter latência determinística. Além disso, as taxas de dados suportadas foram aumentadas para 12,5 Gb / s, divididas em diferentes graus de velocidade do dispositivos. Esta revisão do chamadas padrão para a transição de usar o relógio de quadro para usar o relógio do dispositivo como a principal fonte de relógio. Figura 3 fornece uma representação dos recursos adicionais adicionados pela revisão do JESD204B.

3. A segunda e atual revisão é JESD204B.3. A segunda e atual revisão é JESD204B.

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No a anterior dois versões do a JESD204 padrão não foram definidas provisões para garantir a latência determinística através da interface. O JESD204B revisão remédios isto questão por fornecendo uma mecanismo para garantir que, do ciclo de inicialização ao ciclo de inicialização e através da ressincronização de link eventos, a latência devemos estar Repetivel e determinístico.

1 maneira Para conseguir isso, inicie a sequência inicial de alinhamento de faixa no conversor(s) simultaneamente em todas as faixas em um momento bem definido no tempo, usando um sinal de entrada chamado SYNC ~. Outra implementação é usar o sinal SYSREF, que é um sinal recém-definido para JESD204B. O sinal SYSREF atua como referência de temporização principal e alinha todos os divisores internos dos relógios do dispositivo, bem como os relógios multiframe locais em cada transmissor e receptor. este ajuda para garantir determinista latência através do sistema.

A especificação JESD204B chama três dispositivo subclasses: Subclasse 0 – não Apoio, suporte para determinista latência; Subclasse 1 – determinístico latência usando SYSREF; e Subclasse 2 – determinístico latência usando SYNC ~. Subclasse 0 pode simplesmente estar comparado para um JESD204A ligação. Subclasse 1 é destinado principalmente para conversores operando em ou acima 500 MSPS, enquanto a Subclasse 2 é principalmente para conversores que operam abaixo de 500 MSPS.

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Além da latência determinística, a versão JESD204B aumenta as taxas de dados da faixa suportada para 12,5 Gb / se divide os dispositivos em três diferentes graus de velocidade. A impedância da fonte e da carga é a mesma para todos sendo definidas três classes de velocidade como 100 Ω ± 20%.

o primeiro Rapidez O grau alinha-se com as taxas de dados da faixa das versões JESD204 e JESD204A da norma e define a interface elétrica para taxas de dados da faixa de até 3,125 Gb / s. O segundo grau de velocidade no JESD204B define a interface elétrica para taxas de dados de faixa de até 6,375 Gb / s. Esse grau de velocidade reduz o nível mínimo de tensão diferencial para 400 mV p-p, abaixo dos 500 mV p-p no primeiro grau de velocidade. O terceiro Rapidez A classificação no JESD204B define a interface elétrica para taxas de dados de faixa de até 12,5 Gb / s. Esta classe de velocidade reduz a tensão diferencial mínima nível necessário para a interface elétrica de 360 ​​mV p-p. Como os dados da pista cotações aumentar para a Rapidez notas, a mínimo requeridos tensão diferencial nível é reduzido para faço fisica implementação Mais fácil por reduzindo as taxas de giro necessárias nos drivers.

Para permitir mais flexibilidade, a revisão do JESD204B faz a transição do relógio do quadro para o relógio do dispositivo. Anteriormente, nas revisões JESD204 e JESD204A, a quadro, Armação relógio foi a absoluto cronometragem referência no a Sistema JESD204. Tipicamente, o relógio de quadro e o relógio de amostragem do conversor(s) foram os mesmo. Isso não oferta uma muitos do flexibilidade e pode causar indesejados complexidade no design do sistema ao tentar rotear esse mesmo sinal para vários dispositivos e levar em consideração qualquer inclinação entre os diferentes roteamentos caminhos.

No JESD204B, a relógio do dispositivo é o referência de tempo para cada elemento no sistema JESD204. Cada conversor e receptor recebe seu respectivo relógio do dispositivo a partir de um circuito gerador de relógio responsável por gerar todos os relógios do dispositivo a partir de uma fonte comum. Isso permite para mais flexibilidade no projeto de sistema, mas requer que a relação entre a quadro, Armação relógio e dispositivo relógio estar Especificadas para uma dado dispositivo.

JESD204 – Por que devemos prestar atenção a isso

Da mesma maneira que LVDS começou a ultrapassar o CMOS como a tecnologia de escolha para a interface digital do conversor há vários anos, o JESD204 está pronto para trilhar um caminho semelhante nos próximos anos. Enquanto a tecnologia CMOS ainda está por aí hoje, foi principalmente ultrapassado por LVDS. o velocidade e resolução dos conversores, bem como o desejo de menor consumo de energia acabam gerando o CMOS e LVDS inadequado para conversores. À medida que a taxa de dados aumenta nas saídas do CMOS, as correntes transitórias também aumentam e resultam em maior consumo de energia. Enquanto o consumo de energia atual e, portanto, o consumo de energia, permanecem relativamente baixos para o LVDS, a interface possui um limite de velocidade superior que pode suportar.

Isso ocorre devido à arquitetura do driver, bem como às inúmeras linhas de dados que devem ser sincronizadas com um relógio de dados. Figura 4 ilustra os diferentes requisitos de consumo de energia das saídas CMOS, LVDS e CML para um ADC duplo de 14 bits.

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4. O gráfico compara a potência do driver CMOS, LVDS e CML.4. O gráfico compara a potência do driver CMOS, LVDS e CML.

Com aproximadamente 150 a 200 MSPS e 14 bits de resolução, os drivers de saída CML começam a se tornar mais eficientes em termos de consumo de energia. Devido à serialização dos dados, a CML oferece a vantagem de exigir menos pares de saída por uma resolução do que os drivers LVDS e CMOS. Os drivers CML especificados para a interface JESD204B têm uma vantagem adicional, pois a especificação exige níveis reduzidos de pico a pico à medida que a taxa de amostragem aumenta e aumenta a taxa da linha de saída.

O número de pinos necessários para a mesma resolução do conversor e taxa de amostragem também é consideravelmente menor. o tabela compara o PIN conta para as três interfaces diferentes usando um conversor de 200 MSPS com vários canal conta e mordeu resoluções. o dados assume uma sincronização relógio para cada canal dados no a caso do a CMOS e LVDS saídas e uma taxa de dados máxima de 4,0 Gb / s para transferência de dados JESD204B usando as saídas CML. Os motivos da progressão para JESD204B usando CML drivtornam-se óbvios ao olhar para a mesa e observar a redução drástica na contagem de pinos possível.

Tabela

Analog Devices, líder de mercado em conversores de dados, viu a tendência naquelas empurrando a conversor digital interface em direção a a JESD204 interface definida pelo JEDEC. A empresa esteve envolvida com o padrão a partir de a começando, quando a primeira especificação JESD204 foi liberado. Para Até o momento, a Analog Devices lançou vários conversores para produção com saídas compatíveis com JESD204 e JESD204A e atualmente está desenvolvendo produtos com saídas compatíveis com JESD204B.

Por exemplo, o AD9639 é um ADC 170/210-MSPS de quatro canais e 12 canais que possui uma interface JESD204. O AD9644 e o AD9641 são ADCs duplos e únicos de 14 bits, 80/155-MSPS que possuem a interface JESD204A. Do lado do DAC, a recentemente liberado AD9128 é uma dual 16 bits, 1,25GSPS DAC com uma Interface JESD204A. Para mais em formação em Dispositivos analógicos ” JESD204 esforços, Visita analog.com/jesd204.

Sumário

A velocidade e resolução crescentes dos conversores aumentaram a demanda por uma interface digital mais eficiente. O setor começou a perceber isso com a interface de dados serializados JESD204. A especificação da interface continuou a evoluir para oferecer uma maneira melhor e mais rápida de transmitir dados entre conversores e FPGAs (ou ASICs). o interface sofreu dois revisões para melhorar em cima de Está implementação e Conheça o aumento demandas trouxe em por superior velocidades e superiorresolução conversores.

Olhando para o futuro das interfaces digitais de conversor, fica claro naquela O JESD204 está prestes a se tornar a escolha da indústria para a interface digital para conversores. Cada revisão respondeu às demandas por melhorias no Está implementação e tem permitido a padrão para evoluir para Conheça Novo requisitos provocados por mudanças na tecnologia do conversor. À medida que os projetos do sistema se tornam mais complexos e o desempenho do conversor aumenta, o padrão JESD204 deve poder se adaptar e evoluir para continuar a atender aos novos requisitos de design. necessário.

Jonathan Harris é uma produtos formulários engenheiro no a Alto Rapidez Grupo de Conversores na Analog Devices.

Série: A história do JESD204

Referências

Padrão JEDEC JESD204 (Abril de 2006). JEDEC Solid Estado Tecnologia Associação.

Padrão JEDEC JESD204A (Abril de 2008). JEDEC Solid Estado Tecnologia Associação.

Padrão JEDEC JESD204B (Julho de 2011). JEDEC Solid Estado Tecnologia Associação.