1. Fluxo geral de LVS durante a verificação física de todas as ferramentas fotovoltaicas.

Um guia sobre LVS na era dos nanômetros

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Layout versus esquema (LVS) é um método para validar que o layout de um circuito integrado é funcionalmente idêntico ao esquema original do projeto. A depuração por LVS dos projetos da era nanométrica de hoje não é apenas um desafio, mas também uma tarefa demorada. Portanto, reduzir o tempo de depuração do LVS e entregar continuamente um design confiável e de alto desempenho é um requisito para os projetistas de chips que desejam cumprir seus prazos apertados de gravação e ir além das expectativas do cliente.

Para garantir a correção do design implementado, bancos de dados de layout maiores precisam ser verificados durante o estágio de verificação física nos mesmos prazos ambiciosos do projeto como antes.

O relatório LVS descreve a comparação entre o layout e o esquema em relação às portas, redes e instâncias. Se o esquema e o layout não corresponderem, as discrepâncias serão mencionadas, separadas por linhas quebradas. Os “resultados gerais de comparação” fornecem os detalhes numéricos das portas, redes e instâncias que aparecem no layout e no esquema (também conhecido como origem).

O relatório fornece informações detalhadas sobre as fontes de erro no layout ou no esquema, exibindo os resultados da comparação. Todos os erros podem ser rastreados através da compreensão do relatório LVS, evitando assim qualquer falha no projeto que possa levar a alterações dispendiosas da máscara e atrasos no lançamento do SoC (sistema no chip).

O LVS, que faz parte da verificação física, verifica se o layout do projeto é equivalente ao seu esquema e verifica o layout em relação às diretrizes de fabricação do processo fornecidas pelos laboratórios de fabricação de semicondutores para garantir que ele possa ser fabricado corretamente. O LVS verifica a exatidão do design com a funcionalidade pretendida e a verificação formal corresponde à netlist de pré-layout do design à netlist de pós-layout.

Essas “verificações de sanidade” devem ser feitas antes da execução do LVS:

  • O design não possui nenhum sinal ou energia curto / aberto.
  • O design não contém nenhuma sobreposição de células.
  • O design db. e OASIS (Open Artwork System Interchange Standard) deve ter syn.
  • O design não possui um DRC da camada base.

Fluxo LVS

Uma ferramenta de automação de projeto eletrônico (EDA) executa o LVS por meio de um conjunto de entrada de código instrucional, comumente conhecido como um conjunto de regras LVS, que é um guia para a ferramenta de verificação fornecer instruções e identificar arquivos necessários para o LVS.

As entradas de projeto necessárias para executar o LVS são:

  • Banco de dados de layout OASIS ou Sistema de banco de dados gráfico (GDS) do projeto
  • Netlist esquemática do design (Spice netlist)
  • Arquivo de deck de regras LVS (SVRF / TVF)
  • Arquivo de opções LVS fornecido pela fundição
  • Arquivo de filtro LVS IP fornecido pela fundição
  • Netlist do layout de origem ($ design.netlist.layout) – a ferramenta LVS cria uma netlist de layout extraindo as geometrias

O LVS é um processo de duas etapas:

  • Extração: O processo extrai os dispositivos e sua conectividade do layout físico e gera uma interpretação netlist do layout a ser usado na etapa de comparação.
  • Comparação: O processo compara a netlist extraída com a netlist esquemática e relata todas as discrepâncias, que devem ser depuradas e resolvidas.

Se a extração não estiver limpa, os resultados de comparação subsequentes poderão ser inválidos, pois muitos dos erros relatados nos resultados do LVS serão erros de extração, e não erros de comparação verdadeiros. Mesmo que os erros de extração sejam removidos, a depuração e a resolução das verdadeiras discrepâncias do LVS em nós de tecnologia avançada podem ser difíceis e impactar seriamente o tempo total de resposta de um projeto.

1. Fluxo geral de LVS durante a verificação física de todas as ferramentas fotovoltaicas. 1. Fluxo geral de LVS durante a verificação física de todas as ferramentas fotovoltaicas.

As etapas no fluxo LVS incluem (Figura 1):

  • GDS / OASIS: A ferramenta pega o arquivo GDS (ou OASIS) como entrada e divide-o em dispositivos de design básico, como transistores, diodos, capacitores, resistores, etc .; reconhece os dispositivos na forma de camadas e formas que compõem o circuito. Ele também extrai as informações de conectividade entre esses dispositivos do arquivo GDS.
  • Netlist de layout: As informações do dispositivo, juntamente com sua conectividade, são gravadas em um arquivo netlist de layout. Ele também contém células físicas, geralmente chamadas de netlist extraída de layout. Esse processo é conhecido como extração.
  • Netlist esquemático: Esta netlist é uma descrição textual de um circuito que contém componentes como portões. Também possui uma conexão com os resistores, capacitores e transistores.
  • Comparação: Essa ferramenta compara os circuitos elétricos da netlist esquemática e a netlist extraída do layout e relata todas as discrepâncias, que devem ser depuradas e resolvidas. O processo de comparação de netlist também usa o conjunto de regras do LVS.
  • Relatório e resultado do LVS: Se as duas listas de redes diferirem, discrepâncias serão relatadas na forma de um banco de dados de resultados do LVS que pode ser usado para depurar problemas do LVS. O banco de dados de resultados conteria a lista de elementos incorretos e o motivo da incompatibilidade, como redes incorretas, portas incorretas e instâncias incorretas.

Problemas e depuração de LVS

O relatório LVS descreve a comparação entre o layout e o esquema em relação às portas, redes e instâncias. Se o esquema e o layout não corresponderem, as discrepâncias serão mencionadas, separadas por linhas quebradas. Os “resultados gerais de comparação” fornecem os detalhes numéricos das portas, redes e instâncias que aparecem no layout e no esquema (também conhecido como origem).

O resultado geral da comparação do LVS mostra discrepâncias (correspondência incorreta) nos seguintes pontos:

  • Número de redes
  • Número de portas
  • Problemas de conectividade
  • Pontos de ambiguidade no design
  • Comparação de células

Como abrir LVS db. em calibre

Primeiro, você deve verificar o arquivo OASIS mais recente do seu banco de dados atual. Em seguida, no comando abaixo, você pode chamar caliberDrv (Figura 2):

calibredrv -64 $ design.oasis_file Arquivo de design do Oasis

2. A janela GUI do Calibre mostra todos os tipos de camadas.2. A janela GUI do Calibre mostra todos os tipos de camadas.

Como abrir o marcador LVS:

  • Verificação -> Iniciar o RVE (Fig. 3). Em seguida, dê a opção de ser lvs e subseqüentemente, o ponteiro para calibre / lvs / svdb.
  • Em seguida, verifique se há discrepâncias (Fig. 4).
  • Esquema de depuração de conexões ausentes e erro de plotagem com elas.

3. Nesta janela do Calibre RVE, é necessário verificar todas as violações após carregá-la.3. Nesta janela do Calibre RVE, é necessário verificar todas as violações após carregá-la.

4. A janela de discrepâncias mostra todas as violações com o esquema.4. A janela de discrepâncias mostra todas as violações com o esquema.

Caso 1: Curto

Shorts entre redes diferentes são o problema mais comum durante a fita final. Consertar esses shorts é um dos desafios mais difíceis para os designers.

Quando duas camadas de redes diferentes se tocam, isso resulta em um curto no seu design. Shorts também podem ocorrer quando, em uma camada específica do GDS, dois polígonos com texto de layout diferente se sobrepõem e não têm interseção. No exemplo em Figura 5, duas redes de sinal estão criando um curto entre si em db.

5. Nesse caso, um sinal é curto, com o outro em uma camada de metal.5. Nesse caso, um sinal é curto, com o outro em uma camada de metal.

Na prática geral, na ferramenta de localização e rota, precisamos corrigir os curtos antes de executar o LVS, um pequeno presente na ferramenta PNR é mostrado na figura acima.

Possíveis shorts incluem:

  • Curto entre a rede no nível do chip e o nível do bloco.
  • Curto entre P / G dentro do nível do bloco ou entre as redes completas de chips e blocos.
  • Sinal / PG curto durante a mesclagem do design hierárquico.
  • Curto entre DM e redes de sinal / PG.

Depois que o Caliber LVS executa o processo LVS e gera um banco de dados de shorts, os resultados são exibidos no Caliber RVE, uma ferramenta de visualização de resultados (Fig. 6).

6. Os resultados da comparação são fornecidos após esta violação no Calibre.6. Os resultados da comparação são fornecidos após esta violação no Calibre.

No relatório LVS, o número de redes na fonte é maior que o do layout (Fig. 7). Se um curto estiver presente em um design, o extrator de conectividade extrairá apenas as redes em curto como uma única rede no layout e não poderá identificá-las como duas redes diferentes. (Fig. 8).

7. Mais informações sobre os infratores podem ser encontradas neste relatório detalhado.7. Mais informações sobre os infratores podem ser encontradas neste relatório detalhado.

8. No final do relatório, “incorreto” aparecerá.8. No final do relatório, “incorreto” aparecerá.
Se um resumo estiver presente no LVS, ele gerará um relatório separado para obter informações detalhadas do resumo. (Fig. 9).

9. Este relatório fornece informações sobre todos os shorts presentes no design.9. Este relatório fornece informações sobre todos os shorts presentes no design.

Caso 2: curto-circuito

Poder shorts são problemas reais de conectividade que foram analisados ​​e considerados curtos pelo processo de comparação (Fig. 10). Os designers podem começar a depurar esses erros de comparação e carregar o Calibre RVE para ver uma representação visual do layout e das listas de redes de origem usadas na execução do LVS e depurar discrepâncias do LVS comparando os esquemas de origem e de layout lado a lado.

10. Falta de energia no VDD e no VSS.10. Falta de energia no VDD e no VSS.

Se seu projeto tiver pouca energia, você deverá limpá-lo no local e na rota antes de iniciar a saída – caso contrário, você poderá enfrentar vários problemas no LVS. É difícil depurar energia curta em lvs. Dentro Figura 11, a comparação geral do design está mostrando um erro e uma instância alternativa está incorreta devido à falta de energia.

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11. Este relatório geral de resultados de comparação contém detalhes sobre a falta de energia.11. Este relatório geral de resultados de comparação contém detalhes sobre a falta de energia.

Além disso, no relatório, ele mostra uma rede ausente de VSS porque a ferramenta nas redes VDD e VSS aparece como uma rede devido a um curto (Fig. 12). A ferramenta irá gerar um relatório short.rpt para o curto também (Fig. 13).

12. Redes incorretas aparecerão devido a uma incompatibilidade de energia.12. Redes incorretas aparecerão devido a uma incompatibilidade de energia.

13. Nesse layout de comparação de células, a diferença nas redes de origem será exibida.13. Nesse layout de comparação de células, a diferença nas redes de origem será exibida.

Quando a contagem líquida de layout é maior que a netlist de origem na seção net, existem curtos no design. Se for um resumo válido, a ferramenta fará o dump do relatório. Arquivo Shorts no diretório de resultados do Calibre (Fig. 14).

14. O breve relatório revela se algum breve está presente no design.14. O breve relatório revela se algum breve está presente no design.

Caso 3: Alimentação aberta

Uma abertura em um design ocorre quando polígonos com o mesmo texto de layout não são conectados um ao outro ou quando duas redes com o mesmo nome de rede não são conectadas.

Nota: sugere-se que o script aberto / curto sempre seja executado na ferramenta de localização e rota antes de executar o LVS para detectar o aberto / curto na fase inicial do ciclo de design.

Mesmo o LVS não mostrará energia aberta. Em vez disso, mostrará CORRETO, porque o ERC verifica a correção das conexões de energia e terra, portanto, isso não refletirá no LVS.

15. Nesse caso, a energia (VDD / VSS) está aberta para uma camada.15. Nesse caso, a energia (VDD / VSS) está aberta para uma camada.

Dentro Figura 15, O LVS mostra que as redes VDD e VSS de exemplo foram abertas.

Caso 4: curto-circuito com sinal

Os shorts são formados se dois ou mais fios que não devem ser conectados juntos forem conectados. Figura 16 mostra um caso em que o VDD de energia está sendo curto em uma das redes de sinal. Figura 17 revela os erros detalhados do LVS.

16. Aqui, a energia (VDD / VSS) está em curto com a rede de sinal regular.16. Aqui, a energia (VDD / VSS) está em curto com a rede de sinal regular.

17. O relatório de comparação geral mostra 17. O relatório de comparação geral mostra “incorreto” devido a um curto.

Quando a contagem líquida de origem é maior que a netlist de layout na seção net, existem curtos no design (Fig. 18).

18. Relatório de incompatibilidade de layout e fonte.18. Relatório de incompatibilidade de layout e fonte.

Caso 5: Sinal aberto

As aberturas são formadas se os fios ou componentes que devem ser conectados juntos permanecerem flutuantes ou estiverem parcialmente conectados. Uma abertura em um projeto pode resultar em portas flutuantes, o que leva a um curto-circuito na dissipação de energia e pode até levar à falha do chip.

No exemplo em Figura 19, duas redes de sinal foram abertas. O relatório LVS detalha esses erros (Fig. 20).

19. Nesse caso, dois sinais regulares ficaram abertos.19. Nesse caso, dois sinais regulares ficaram abertos.

20. Os resultados gerais do relatório mostrarão todas as violações.20. Os resultados gerais do relatório mostrarão todas as violações.

Quando há uma contagem líquida menor no lado da fonte em comparação com o lado do layout (Fig. 21), existe uma abertura no design.

21. Relatório de incompatibilidade de layout e fonte.21. Relatório de incompatibilidade de layout e fonte.

Caso 6: instância específica é excluída

Esse problema surge quando um designer está em um ciclo de correção manual e exclui acidentalmente a instância específica e posteriormente foi adiante. Isso ocorre porque o algoritmo LVS funciona apenas em qualquer lista de rede recebida pelo usuário. Se sua netlist de origem não contiver x instância, ela não criará um layout para essa instância específica e, portanto, o processo de comparação não detectará o problema.

Nesse caso, o lvs não detectará esse problema e mostrará CORRETO. Isso ocorre porque ele funcionará na netlist despejada do seu banco de dados mais recente; se uma instância for excluída, ela não será refletida no layout da netlist.

Caso 7: toque em falta de poço

Figura 22 ilustra uma torneira de poço ausente. As células de toque são usadas para fornecer uma conexão de substrato; eles conectam um n-poço ao VDD e p-sub ao VSS. Essas células são inseridas no layout em intervalos regulares, com base nas regras de toque (distância de tap-to-gate) definidas no arquivo do deck de regras de tecnologia.

22. Uma célula de derivação de poço está ausente neste design.22. Uma célula de derivação de poço está ausente neste design.

Se perdermos essas células, a continuidade do n-poço será interrompida e, devido a isso, a instância de uma linha (que não é contínua) não terá energia (VDD) (Fig. 23). O relatório em Figura 24 mostra essa instância específica como incorreta.

23. Todas as ocorrências de cor vermelha pertencem exclusivamente à linha de torneira do poço ausente.23. Todas as ocorrências de cor vermelha pertencem exclusivamente à linha de torneira do poço ausente.

24. Neste relatório, todas as células se tornaram 24. Neste relatório, todas as células se tornaram “incorretas”.

Conforme mostrado no relatório em Figura 25, novamente há uma contagem líquida menor no lado da fonte em comparação com o lado do layout. Além disso, existe uma abertura de VDD no design, destacada pelas instâncias incorretas no relatório LVS.

25. O relatório detalhado mostra a incompatibilidade entre layout e netlist de origem.25. O relatório detalhado mostra a incompatibilidade entre layout e netlist de origem.

Caso 8: sobreposição de células de preenchimento em db.

Essa situação surge quando um designer está em um ciclo de fixação manual e as células de preenchimento de posicionamento ficam sobrepostas umas com as outras. Portanto, temos que executar o LVS com o mesmo banco de dados. Mas o LVS não detectará esse problema e fornecerá resultados limpos.

Caso 9: Células de preenchimento ausentes no banco de dados.

Se você esqueceu de adicionar preenchimento ao seu design e passou pelo LVS, será difícil detectar esse problema em um relatório do LVS, porque todas as células alternativas estão mostrando incorretas devido à descontinuidade do poço N. Ele falhará no ERC (verificação de regra elétrica) e causará violações flutuantes de n-poços (Fig. 26).

26. A regra elétrica verifica as violações flutuantes dos n poços.26. A regra elétrica verifica as violações flutuantes dos n poços.

Basicamente, as células de enchimento fornecerão energia / terra e continuidade de n-poço. Haverá energia / terra aberta entre as células padrão (espaço vazio), criando células incorretas no relatório (Fig. 27). Como resultado, nem todas as células terão conectividade de energia / terra, tornando-se uma célula incorreta.

27. O relatório do ERC indica violações flutuantes de poços devido a falta de preenchimento no design.27. O relatório do ERC indica violações flutuantes de poços devido a falta de preenchimento no design.

Conclusão

O artigo abordou algumas das depuração geral usada quando você precisa analisar os resultados do LVS. Se depurarmos o LVS passo a passo, ele nos ajudará a entender o erro em profundidade, e o modo GUI ajudará a entender a profundidade da incompatibilidade. O uso dessa caixa de canto pode ser útil nas iterações de verificação física para depuração do LVS.

Chetna Jaiswal é engenheira sênior, Sandeep Jain é líder técnico e Mrunal Mirani é engenheiro de design físico da eInfochips.

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